发布时间：2023-03-17 18:00:52
序言：写作是分享个人见解和探索未知领域的桥梁，我们为您精选了8篇的单元电路论文样本，期待这些样本能够为您提供丰富的参考和启发，请尽情阅读。
关键词：FPGA，可编程控制，高清信号源
一、FPGA的发展史
FPGA作为一种高新的技术,已经逐渐普及到各行各业,从1985年第一颗FPGA诞生至今,FPGA已经历了将近20多个年头,从当初的几百个门电路到现在的几百万门、几千万门……,从原来的上千元的天价到现在几元的超低价,可谓是出现了翻天覆地的变化。
FPGA诞生于1985年,当时第一个FPGA采用2μm工艺,包含64个逻辑模块和85 000个晶体管,门数量不超过1 000个,由名为Ross Freema所发明。论文格式，高清信号源。FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。
二、FPGA技术简介
我们都知道构成数字逻辑系统最基本的单元是与门、或门、非门等,而他们都是用三极管、二极管和电阻等元件构成,然后与门、或门、非门又构成了各种触发器,实现状态记忆,FPGA属于数字逻辑电路的一种,同样由这些最基本的元件构成。一个FPGA可以将上亿个门电路组合在一起,集成在一个芯片内,打破以往需要用庞大分立门电路元器件搭建的历史,不仅电路面积、成本大大减小,而且可靠性得到了大幅度的提升。论文格式，高清信号源。一般的FPGA内部是由最小的物理逻辑单位LE、布线网络、输入输出模块以及片内外设组成,所谓的最小物理逻辑单元是指用户无法修改的、固定的最小的单元,我们只能将这些单元通过互联线将其连接起来,然后实现用户特定的功能。一个LE由触发器、LUT以及控制逻辑组成,可以实现组合逻辑和时序逻辑;随着FPGA集成度的不断增加,其内部的片内外设也越来越多,内部可集成SRAM、Flash、AD、RTC等外设,真正实现单芯片解决整个系统功能的目的。所以我们所需要控制的是布线层之间的互联开关,这也是我们编程的对象,通过这些开关来改变功能。
三、FDGA的两大工艺分类及比较
当今的FGPA按工艺分主要有SRAM工艺和Flash工艺两类,前者最大的特点是掉电数据会丢失,无法保存,所以它们的系统除了一个FPGA以外,外部还需要增加一个配置芯片用于保存编程数据,每次上电的时候都需要从这个配置芯片将配置数据流加载到FPGA,然后才能正常的运行;但是Flash架构的FPGA掉电不会丢失数据,无需配置芯片,上电即可运行,它的特点非常类似ASIC,但是又比ASIC更加的灵活,可以重复编程。论文格式，高清信号源。在一些小规模的公司或者产品量不是很大的时候往往更倾向于用FPGA来取代ASIC,不仅能够降低风险,而且能够降低成本。论文格式，高清信号源。论文格式，高清信号源。
四、FPGA技术在高清信号源上的应用
正是由于FPGA的上述优点,它正在成为数字信号处理等领域的新宠。在信号源方面的应用也不例外,较早的信号发生器大多是由复杂的模拟电路构成,体积大,成本高且不易维护,现在使用的信号源功能单一,普通、高清、VGA, DVI信号源各自独立速度慢、资源有限,格式内容单一且无法添加实际需要的特殊信号。如果采用可编程器件FPGA就可以解决这个问题,真正做到1080P的点对点的输出,是高清信号源理想的选择。
（一）HDTV测试信号简介
根据相关视频信号产生标准,需要产生HDTV测试信号,制式种类包括480P/I(60HZ)、576IP/I(50HZ)、720P、1080I(50Hz/60Hz)、1080P(50Hz/60Hz)、VGA640×480(60Hz/75Hz)、VGA800×600 (60Hz/75Hz)、VGA1024×768 (60/75Hz)NTSC、PAL。测试信号种类包括彩条信号、8(16)级灰阶、中心十字、方格、方格加测试卡、灰度渐变信号、红(绿、蓝、白、暗)场、左右灰度、上下灰度可调、彩条灰度图等等。信号输出格式包括Y/Pr/Pb基色信号、R/G/B基色信号、CVBS信号、VGA信号,DVI信号,输出采用高频同轴Q9插座、CVBS输出采用RCA插座。
（二）设计方案框图及各部分简介
1、信号存储部分:主要作为无规律图像的存放,专门特殊功能测试图片的存放。
2、FPGA部分:采用通道总线选择技术,依次定义以下制式:
3、控制部分——单片机:外围人机接口控制(按键及LCD显示部分)、向FPGA输出两根控制CLKD钟信号,DIN数据信号与FPGA通信。晶振选通、控制完成FPGA配置、制74LS26(通其间接控制AD813)选择后级放大输出,通过RS232与其他设备进行通信。
（三）系统工作原理说明
1、系统上电初始化。系统上电后,单片机从数据存储器读取数据,并发送默认控制信息给FPGA,LCD显示初始信息;单片机收到有按键按下时候或串行通信接受到命令后,根据信息选通时钟、配置FPGA控制74LS26。
2、判断按键。单片机判断前面板上按键是否有按下,如果有按下做出相应处理:如果是制式,其他信号格式变化,单片机将发送控制信息给FPGA。论文格式，高清信号源。种类及其他信息变化状态后:单片机不发送控制信息给FPGA,本系统上电初始化,而后等待单片机或FPGA触发信号才会工作;而该触发信号FPGA而言只有当单片机配置完FPGA后才会发出。
在设计高清信号源时,使用美国ALTERA公司的FPGA来进行图像数据存储和整理以及产生驱动电路所需要的各种控制波形,而在调试电路时,使用FPGA中多余的逻辑来产生VGA信号和彩条信号,所产生的信号稳定可靠。为电路调试带来了很多方便,在实际应用中,还可以对彩条信号产生模块方便地进行修改,比如可以修改行、场计数器的判断值来调整彩条的大小。增加控制信号的位数。以及增加延时跳变的功能,使输出的信号摘要。本文所述信号实现方法和程序经实验是可行的,按照实际电路图布板做成PCB,程序烧入FPGA,整机连接调试所得的信号符合国家电视信号有关标准。
参考文献：
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[2]王城,吴继华,范丽珍,等.ALTERAFPGA/CPLD设计[M].北京:人民邮电出版社,2005.
【关键词】避障；JK触发器；红外对管
1 引言
避障是智能体按照某一性能指标在遇到障碍时选择的一种行走处理方法，并依据某一性能指标搜索一条从起始状态到目标状态的最优或近似最优的无碰闯路径，是当今避障规划中的难点。在智能小车的行驶过程中，如果在前方遇到障碍物则可向其的左侧或右侧转向，以确保小车保持直线、无碰闯行驶状态、使行驶的路径达到最优、最短状态。鉴于上述原理，特对避障系统作如下设定：若上一次智能小车转向右侧，则在当前遇到障碍物时智能小车向左转，直到未探测到障碍物时停止转动并开始向前直行；若上次智能小车转向左侧，则在当前遇到障碍物时向其向右转，直到未探测到障碍物时停止转动并开始直行。
2 自动避障系统规划
设计智能避障系统时，首先需要检测障碍物与否存在，以达到检测障碍模块实时检测的目的；其次需对检测信号进行处理，从而产生控制智能小车行走的控制信号，故需要智能避障控制中心模块处理检测到的障碍信号；通过控制小车驱动行驶电路，调控行驶电机的方向。由此特设计由三个模块组成的避障控制系统：障碍检测电路、自动避障控制系统、行驶驱动电路，其系统控制结构如图1所示。
在障碍检测电路模块中，依据红外线的反射原理，通过红外对管收发红外线，以判断智能小车的前方是否存在障碍。在自动避障控制系统中，以检测障碍电路的输出作为本模块的输入，通过JK触发器作为控制系统的存储单元，实现对小车行驶方法的选择。在小车的驱动电路模块中，通过控制电路输出的控制信号作为驱动输入驱动电机的转动，实现小车的直行、左转和右转。
3 自动避障控制系统设计
3.1 自动避障控制系统简述
智能小车在行驶的过程中能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。置前端一个红外传感器，当遇到障碍物时传感信号X为高电平，否则传感信号X保持低电平。在智能小车上有两个控制信号Z0、Z1，分别控制智能小车的左右轮的转动，当Z0、Z1分别输出高电平时，控制行走轮上的直流电机转动，从而控制智能小车的行驶方向。
本系统设计采用如下避障规则：当Z0为高电平，Z1为低电平时，智能小车左轮电机工作而右轮直流电机断电，从而控制智能小车左转；当Z0为低电平，Z1为高电平时，其右轮直流电机工作而左轮直流电机断电，从而控制智能小车右转；当Z0Z1控制端同时输出高电平时，智能小车左右轮直流电机同时供电转动，控制智能小车直行。
3.2 避障控制系统状态表及状态图
由智能避障规则的简述可知，智能小车在行驶的过程中可能会出现以下四种状态：
（1）状态S0：当前向前行驶，但上一次遇到障碍物时是左转。此时当输入信号X=0时，次态仍为S0，输出Z1Z0=00；如果输入X=1，时，表示前方检测到障碍，其次态应为S1，输出Z1Z0=01。
（2）状态S1：当前智能小车在前方检测到障碍物，智能小车向右转。此时当输入信号X=0时，表示智能小车已经绕过了前方的障碍物，其次态应为S2，输出Z1Z0=00；如果输入信号X=1时，次态仍为S1，输出Z1Z0=01。
（3）状态S2：当小车正向前行驶，但上一次遇到障碍物时是右转。此时当输入信号X=0时，次态仍为S2，输出Z1Z0=00；如果输入X=1，时，表示前方检测到障碍，其次态应为S3，输出Z1Z0=10。
（4）状态S3：当小车检测到前方障碍物，智能小车向左转。此时当输入信号X=0时，表示智能小车已经绕过了前方的障碍物，其次态应为S0，输出Z1Z0=00；如果输入信号X=1时，次态仍为S3，输出Z1Z0=10。
通过上述过程所描述的控制系统状态如表1所示，其状态图如图3所示。
3.3 避障控制系统状态分配
在数字逻辑电路中，常用“0”和“1”两种状态来描述实际电路中产生的高低电平，故需要把所得到状态表中的各个状态用二进制码表示。现假设存在可通过输入来改变其状态的存储单元Q，可用两种状态“0”和“1”表示输出的存储状态。由于本系统包含2?个状态，故该电路应选用两级存储单元Q1和Q0，其四种状态：“00”、“01”、“10”、“11”，恰符合设计的要求。通过对上述状态图的分析，并依据状态分配些规则得到如下分配方案：S0—00， S1—01 S2—11 S3—10状态分配后的状态表如表2所示。
3.4 避障控制系统激励方程和输出方程
根据状态分配后的状态迁移表，可得到智能小车避障控制系统输出端Z1、Z0的输出卡诺图，如图4、图5所示。
通过对Z1和Z0的输出卡诺图的分析，Z和Z0输出方程为
根据状态分配后的状态迁移表，通过分析可得到自动避障控制系统的两级存储单元Q1、Q0的次态卡诺图，如图6、图7所示。利用次态卡诺图可以求得各个存储单元的次态方程。
通过对两级存储单元Q1、Q0的次态卡诺图的分析，Q1、Q0的次态方程分别为：
依据上述计算，得出了系统的输出Z1、Z0的输出方程和存储单元Q1、Q0的次态方程，但还需要选用合适的元器件来实现存储单元，从而实现控制系统电路四种状态的存储，以设计出控制系统的逻辑电路图。
3.5 避障控制系统逻辑电路图
鉴于本避障控制系统中的触发器属于时序逻辑电路的范畴，而“0”和“1”两种状态，可以作为锁存器在电路中使用，故电路的状态用触发器的状态来表示。在控制设计时还需要根据触发器Q1、Q0的次态方程，求出Q1、Q0的输入激励方程。本次设计中采用的是JK触发器，结合JK触发器的标准特征方程，可得Q1和Q0的标准特征方程分别为：
根据上述激励方程和输出方程，设计相应的门电路，结合方程（1）、（2）和Z1、Z0的输出方程，则可得到智能小车避障控制系统的数字逻辑电路图。
4 结语
本论文提出了一种智能小车自动避障系统的设计方案，通过检测障碍电路、自动避障控制系统，避障控制系统输出的控制信号驱动智能小车的行驶，实现了智能小车的避障处理。该系统基于数字电路的触发器为核心控制系统，解决了小车在行驶过程中遇到障碍时的避障工作复杂的问题，使避障规则简单化，提高小车避障的可靠性。
参考文献：
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关键词:锁相环;电荷泵;压控振荡器
Abstract: This paper presents a low noise、low power charge pump phase locked loop which is used as clock generator for USB2.0, The active circuit was implemented in CSM 0.18um CMOS technology. The whole PLL consists of phase/frequency detector、charge pump、loop filter、voltage control oscillator and frequency divider. Simulation result shows that, when output frequency is 480MHz, PLL peak to peak jitter is only 5.01ps and power consume is only 8.3mW.
Keywords: low noise;charge pump;VCO
1绪论
随着微电子技术的发展,微处理器等系统主频的不断提高,通信速度的不断提高,系统对时钟生成恢复电路的要求越来越高,计算机需要处理的数据越来越多。接口,作为计算机与外设数据交换的通道,传输速度的要求随着数据量的增加而不断提高。在市场的推动下,USB 2.0 接口因为其高速和热插拔特性在现代消费类电子接口技术上有着广泛的应用。根据接收的数据恢复数据和时钟,提供给数字系统一个精准的一个低抖动、与工艺无关数据时钟在数据接收部分非常关键,因此对锁相环电路的研究和设计也就具有了更加重要的意义。
由于电荷泵锁相环具有频率获取能力、理论上无限大的频率牵引范围和零静态相位误差,因此电荷泵锁相环成为了现代最流行的锁相环结构[1]。图1-1为本篇论文的锁相环的整体结构框图,它主要包含三个基本部件: 鉴相\鉴频器(Phase\Frequency Detector,PFD )、环路滤波器(Loop Filter,LPF)和压控振荡器(Voltage Controlled Oscillator,VCO )。另外,为了实现频率倍增,在锁相环反馈回路中加入了一个分频器,把输出频率分频后与输入参考频率比较。另外,USB 2.0所要求的时钟占空比为50%,所以需要在VCO的输出加一个输出占空比为50%的转换电路。
输出频率为Fout =NFref =F0 +vcKvco,其中Fref 是输入频率,F0 是压控振荡器的中心频率,Kvco是压控振荡器的增益。本文首先对锁相环的数学模型进行了理论推导,然后根据理论对锁相环的各个子模块电路进行了设计,并给出了整个锁相环的仿真结构,最后给出结论。
2锁相环的数学模型
锁相环是一个非线性系统[2],但是,如果锁相环处于锁定状态时,我们可以用线性模型来分析它。锁相环处于锁定状态是指由鉴相\鉴频器产生的相位误差信号Ve为一个固定的值。这时,输出信号和输入参考信号的频率完全相等;如果PLL用作一个频率合成器,那输出频率就是输入频率的N倍。图2是一个基本的PLL线性模型图。在这节中我们将一步一步推导出锁相环的闭环增益H(S),并由此得到锁相环两个重要的参数:固有频率ωn和阻尼系数ξ。
在锁相环内部,鉴相\鉴频器产生的相位误差信号V是由输入参考相位θ和反馈相位θ的差,乘上鉴相\鉴频器的增益K得到的:
V(S)=K [θ(S)-θ(S)]=Kθ(S)
这个相位误差电压通过环路滤波器产生了VCO的控制电压:
V(S)=V(S)F(S)
VCO的工作就像一个理想的积分器,它的传输函数是,则输出相位可以表示为
θ(S)=
输出相位被反馈,并通过一个N分频的环路分频器,产生了反馈相位θ:
θ(S)=
由此便可以得出锁相环的传输函数H(S)
H(S)==(1)
锁相环的传输函数具有低通特性。这意味着如果输入参考相位变化非常缓慢,输出相位将跟踪它的变化。
本文中锁相环采用如图3所示的环路滤波器,这是一个二阶滤波器。但C1的作用只是防止V的纹波干扰,它的取值一般为C2的1/10。由于这个原因,这个环路滤波器可以看作一阶滤波器,它的传输函数(S)可表示为:
F(S)=R+
代入式(1)中,得到:
H(S)=
=N (2)
由上式可以得出锁相环两个重要的参数:固有频率ω和阻尼系数ξ
ω= (3)
ξ= (4)
固有频率ω和阻尼系数ξ是锁相环系统级设计中两个关键的参数。使用S域坐标可以方便地说明它们的意义[3]。
我们可以看到,极点以θ=sin-1ξ的角度距离原点ω。阻尼系数ξ是稳定性的量度。如果ξ等于零,则极点位于虚轴上,系统将以ω的频率稳态振荡。当ξ增大,极点会移向左半平面,系统也因此变得稳定。在这种情况下,系统的脉冲响应是一个以ω频率的阻尼振荡。阻尼系数ξ越大,系统越稳定,但系统的稳态时间也越长。为了在两者之间折中,我们取ξ==0.707。
固有频率和阻尼系数同样影响到锁相环的环路带宽。锁相环的3-dB带宽为[4]:
ω=ω
其中,α等于:
α=2ξ+1-4ξ-
在整个锁相环中,压控振荡器是最大噪声源,而且它的噪声具有高通特性。为了抑制VCO噪声,一般将锁相环的3-dB带宽选取得稍大一些。在本论文中,锁相环的3-dB带宽等于1 MHz。固有频率ω和阻尼系数ξ这两个参数确定下来后,我们可以由它们代入式(3)(4)解出环路滤波器的参数C1、C2、R2。
3子模块设计
3.1 鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)的设计
图5所示的电路图包括了鉴频鉴相器(PFD)、电荷泵(CP)和环路滤波器(LPF)。本文采用的VCO随着控制电压的升高,频率是降低的。故在电荷泵中,dn信号为高时,环路滤波器中的电容放电,使控制电压下降,VCO频率升高;而up控制上面的开关,当其有效时,环路滤波器中的电容充电,VCO频率降低。
在电荷泵的电路设计中,由于模拟电路采用的电源电压为3.3 V,因此采用共源共栅的电流镜来减小Icharge和Idischarge之间的失配。同时,为了降低时钟馈通效应,以及开关管m0、m1、m6、m7的沟道电荷注入效应,在电路中增加开关管m2、m3、m4、m5,并且开关管m0、m1、m6、m7选用最小的沟道长度,在其满足通过电流源的电流的条件下宽长比尽可能小。采用单位增益放大器使得Vc与节点C的电压保持一定,从而降低Vc和节点A,B的电荷分享效应。
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3.2 压控振荡器(VCO)
现代CMOS工艺中,环型振荡器应用广泛,而且偶数级延时单元构成的环型振荡器可以方便地产生同相和正交相输出信号,不需要多相滤波器等后续处理电路[5]。所以本文采用四级延迟单元组成的环形振荡器,并且用控制电压Vc控制延迟单元的延迟时间,如图6所示。
锁相环结构中,产生相位噪声的最主要模块是VCO,所以VCO必须对电源电压和衬底噪声不敏感,差分缓冲级(Differential Buffer Stage)延迟单元正好可以满足这个要求,每个延迟单元包含一组源极耦合的差分对,其负载由栅漏短接的PMOS管和用VBP偏置的同样尺寸的两个PMOS管并联组成。通过改变的大小可以改变延迟单元负载阻抗的VBP大小,从而改变了延迟单元的延时。
采用单个MOS管作为延迟单元的可调电阻负载,负载一般都是非线性的,非线性负载会将共模噪声转变为差模噪声,从而影响到延迟时间。而图6中延迟单元的负载为两个MOS管并联组成,其电流电压特性关于电压摆幅的中点对称,由于其具有对称性,虽然也是非线性的,可将一阶耦合项消除掉,只留下高阶项,从而较大程度上可以减小电源上的共模噪声所引起的抖动。
另外,为了降低电源电压噪声对环形振荡器的影响,本文采用负反馈的动态偏置方式来对延迟单元进行偏置,如图6所示。该偏置电路由一个运放和两个半镜像电路组成,由运放输出产生的VBN动态地调整流过镜像电路和延迟单元的电流,直到VA、VBP和Vc相等,负反馈有效地提高了电流源的输出阻抗,使其电流和电源电压和衬底电压无关。同时,由于采用了自偏置技术,此延迟单元对电源噪声和衬底噪声不敏感,且不需要额外的带隙基准来对运放和延迟单元进行偏置。
3.3 50%占空比转换电路
USB 2.0所要求的时钟占空比为50%,需要在VCO的输出加一个输出占空比为50%的转换电路。传统的做法是在VCO的输出加一个2分频器电路[6]。采用该种方法将使VCO的工作频率是输出频率的两倍,这将限制最大的输出频率。为此,本论文采用一个双端变单端的转换电路,该电路同样能输出一个占空比为50%的方波,而且VCO的工作频率无需是输出频率的两倍。电路如图7所示,它包括两个反相NMOS差分对放大器、两个PMOS共源放大器和一个NMOS电流镜。由于两个NMOS差分对的电流和VCO延迟单元的偏置电流一样,所以该NMOS差分对放大器能够准确地接收VCO延迟单元输出的共模电压,NMOS差分对放大器对信号进行放大并给PMOS共源放大器提供一个直流偏置电压,PMOS共源放大器再对信号进行放大并通过一个NMOS电流镜转换成单端输出,实现双端转单端的功能,并且输出占空比为50%。
4整体仿真结果
在前文子电路分析与设计的基础上,采用CSM 0.18μm CMOS模型对整体电路进行了仿真。其中,输入参考频率Fref =12 MHz,分频器N = 40,输出频率为12MHz*40 = 480 MHz。图8为锁相环版图和输出抖动图,从图中看到,在锁相环输出频率为480 MHz时,峰峰抖动是5.01 ps。整个芯片中模拟电路用3.3 V供电,数字电路用1.2 V供电,功耗仅为 8.3 mW。
5总结
本文以“自顶而下”的方法设计了一款480 MHz、用于USB 2.0的时钟产生功能的、低噪声、低功耗CMOS锁相环。本文首先从锁相环的数学模型入手,缜密地推导出了锁相环的传输函数和两个对锁相环性能有巨大影响的参数:固有频率ωn和阻尼系数ξ;接着详细分析了构成锁相环的各个子电路:鉴频/鉴相器、电荷泵、压控振荡器等。最后将整个锁相环进行了整体仿真。仿真结果表明,在输出频率为480 MHz时,峰峰值抖动仅为5.01 ps,功耗仅为8.3 mW。设计完全可以满足USB 2.0时钟的要求。
参考文献
[1]Behzad Razavi, “Design of Analog CMOS Integrated Circuits”, McGraw-Hill Higher Education, 2001.
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1.题目：逻辑选择无环流直流调试系统
2.直流电动机的额定参数:
型号Z2—41
它励
Pnom=3KW Unom=220V Inom=17.2A nnom=1500rpm Uφnom=220V
Iφnom=0.573A
3.其它的已知参数:
① 折合到电动机轴上的总飞轮惯量GD2=5.6Nm2
② 变流器的内阻 Rrec=1.35Ω
③ 电枢电阻 Ra=1.4Ω
④ 平波电抗器电阻 Rpl=0.5Ω
⑤ 电枢回路总电感 L=40mH
⑥ Ce=(Unom–InomRa)/nnom Vmin/r
⑦ 过载倍数 λ=1.5
⑧ 各调节器限幅值及给定值 Unm*=±10V
Uim*=±10V
电流调节器的限幅值为±8V
速度反馈滤波Tom=10ms
电流反馈滤波Toi=2ms
4.系统的技术性能指标要求:
稳态指标：稳态无静差
动态指标：δi≤5% δn≤10%
前
言
随着电力传动装置在现代化工业生产中的广泛应用，以及对其生产工艺、产品质量的要求不断提高，需要越来越多的生产机械能够实现制动调速，因此我们就要对这样的自动调速系统作一些深入的了解和研究。
本设计的课题是逻辑选触无环流直流调速系统。该系统属于模拟系统，虽然不是很先进，但仍然在工矿企业中有着广泛的应用，本设计有较高的集成度，大量采用了LM和CMOS、HTL集成器件，使模拟数字集成电子电路的各种型号的运放. 逻辑单元，时序单元，触发器，光电器件纷呈在电路版上，同时也大量的使用分立元件等特点。
本文将先分析主回路及计算，论述其工作原理，接着讲解各个控制单元，本系统的控制线路采用速度、电流、双闭环调速系统。此外，为了控制给定信号的加速度，系统中又加入了一个给定积分器，两个环节的调节器均采用PI调节器
在本论文的最后，对系统进行动态校正和工作过程各阶段进行较详细的图文讨论。本系统采用的是串联校正。
本设计采用逻辑选触无环流调速系统，投资少，调整方便，较符合实际需要，并且使用起来也比较的安全和方便，出故障时能及时察觉和排除。
由于作者水平有限，时间仓促，望指导老师，专家同仁多加批评指正。
作者
目
录
第一章 系统主回路设计 5
§1-1系统主回路的论述、比较及选择 5
一.三相半波与三相桥式的比较 6
二.电枢反接可逆线路与励磁反接可逆线路的比较 6
§1-2 主回路的工作原理 7
一．关于三相桥式反并联 7
二．主回路的工作原理 7
§1-3 主回路各元件的参数的选择及计算 8
一、整流变压器额定参数的计算与选择 8
二、晶闸管和整流管的选择及计算 9
三、平波电抗器的电感量的选择及计算 10
四、闸管的保护装置及其计算 11
第二章 系统控制单元论述 17
§2-1可逆调速系统的方案 17
§2-2逻辑无环流可逆系统 17
§2-3 控制单元的论述 20
第三章 操作回路工作原理 35
第四章 系统的工作过程分析 37
§4-1 双闭环调速系统的组成 37
§4-2调速系统的工作原理及静态特性 38
一、系统的组成过程中应注意的两个问题 38
二、系统的静态特性 40
§4-3 调速系统的动态特性 40
一、双闭环调速系统突加给定时的动态响应 40
二．双闭环调速系统的抗扰性能 44
第五章 系统的动态校正 46
§5-1 二阶及三阶最佳校正 46
一、二阶最佳校正 46
二、三阶最佳校正 47
§5-2 电流环的设计 47
§5-3 转速环的设计 49
附件一 环流直流调速实验装置元器件材料明细表 51
主回路，励磁回路及操作电路部分 51
脉冲功放部分 53
调节大板部分 54
附件二 参考文献 59
附件三 图纸 60
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关键词：CCD器件；时序电路；驱动；光积分时间
中图分类号：TP333.5+3文献标识码：B
文章编号：1004-373X(2009)03-160-03
Design of the Driving Time Sequence Circuit of Linear CCD Based on FPGA
YUAN Jinfeng,CHEN Wenyi,LI Kai
(Xi′an Institute of Post &Telecommunications,Xi′an,710061,China)
Abstract：CCD is used in modern photoelectronics,precision instrument and many aspects.Usually,the driving time sequence is designed under special condition or special uses.This paper takes linear CCD device TCD1500C as example,by researching the character of CCD and sequence circuit waveform,designs driver circuit waveform that uses FPGA and enables it to meet the application requirements.By changing the clock frequency or increasing the cycle-integral number of clock pulses,thus changing optical integration time.
Keywords：CCD device;time sequence circuit;driver;optical integration time
0 引 言
电荷耦合器件(Charge Coupled Devices,CCD)是一种图像传感器，它在工业、计算机图像处理、军事等方面都得到广泛的应用。目前CCD的应用技术已成为集光学、电子学、精密机械与计算机技术为一体的综合技术，在现代光子学、光电检测技术和现代测试技术领域中起到了相当大的作用。因此，CCD的作用是不可估量的。然而，CCD要正常工作是要驱动时序的，虽然有些CCD往往自带驱动，但是在特殊需要或需要加特殊功能时，CCD驱动往往需要自己设计，例如曝光时间可调等功能。
现场可编程门阵列(Field Programmable Gate Array，FPGA）是在PAL,GAL,EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
由于FPGA具有易修改，在线编程等特点，可根据不同要求进行在线配置，从而升级方便。另外由于FPGA集成度高，可将系统的部分或全部功能集成在一片芯片上，可减小系统硬件复杂度。
2 CCD工作原理和特性参数
TCD1500C是一种高灵敏度、低暗电流、5 340像元的线阵CCD图像传感器，其像敏单元大小是7 μm×7 μm×7 μm;相邻像元中心距也是7 μm;像元总长是37.38 mm。其驱动时序图如图1所示。TCD1500C在驱动脉冲作用下开始工作。
由图1可知，CCD的一个工作周期分为两个阶段：光积分阶段和电荷转移阶段。在光积分阶段，SH为低电平，它使存储栅和模拟移位寄存器隔离，不会发生电荷转移现象。存储栅和模拟移位寄存器分别工作，存储栅进行光积分，模拟移位寄存器则在驱动脉冲的作用下串行地向输出端转移信号电荷，再由SP进行采样和保持，最后由OS端分别输出。RS信号清除寄存器中的残余电荷。在电荷转移阶段SH为高电平，存储栅和模拟移位寄存器之间导通，实现感光阵列光积分所得的光生电荷势阱中，此时，输出脉冲停止工作，输出端没有有效电荷输出。由于结构上的安排，OS先输出13个虚设像元信号，再输出45个哑元像元，然后再输出5 340个有效像元信号，之后再是12个哑元信号，输出1个奇偶检测信号，以后便是空驱动(空驱动的数目可以是任意的)。
2 芯片的选择以及设计平台概述
FPGA选择的是ALTERA公司的FLEX10K系列的EPF10K10LC84-4，他是一款典型在线可编程FPGA器件。
设计选择的平台主要是Modelsim。Modelsim仿真工具是Model公司开发的，它支持Verilog DHL,VHDL以及他们的混合仿真，可以将整个程序分布执行，使设计者直接看到它的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比Quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。仿真都正确无误后再用Quartus Ⅱ软件来综合和下片。本程序采用Verilog硬件描述语言编写，其可移植性和可读性都好。
3 CCD驱动时序的设计和实现
由图1所示，其设计方法是：在系统最佳工作频率下，通过基本计数单元产生CCD工作所需的波形，保证CCD正常工作。根据TCD1500C的技术手册，可以看出时钟Φ为典型值0.5 MHz时，占空比为1∶1；输出复位脉冲ΦRS为1 MHz，占空比为1∶3，采样保持脉冲ΦSP=1 MHz，脉冲宽度为100 ns。根据所给出的时序关系图可以得到转移脉冲ΦSH，时钟Φ，复位脉冲RS，采样保持脉冲SP等控制信号的时序图。由于1个ΦSH周期中至少要有5 411个Φ脉冲，即TSH>5 411T。由此可知，改变时钟频率或增加光积分周期内的时钟脉冲数，就可以改变光积分时间。即通过积分时间控制信号A1，A2，A3控制积分时间的改变；000～111分别控制8档积分时间变换。000时间最短，111时间最长，可以通过软件动态设置积分时间，实现CCD光积分时间的智能控制。部分实现程序如下：
always @ (posedge CLK_20M or negedge RESET)
begin
if(~RESET)
rs_count ＜= 5′h00;//复位信号计数器
else if(rs_count == 5′h13)
rs_count ＜= 5′h00;
else
rs_count ＜= rs_count + 1′b1;
end
always @ (posedge CLK_20M or negedge RESET)
begin
if(~RESET)
RS ＜= 0;
else if(rs_count == 5′h0E)
RS ＜= 1;
else if(rs_count == 5′h13)
RS ＜= 0;
end
编译后最后得到的仿真波形结果如图2所示。
4 结 语
本文实际采用Modelsim开发系统实现编程和测试程序的编写，内部模块采用Verilog 硬件描述语言编写，完成了时序电路的设计和实现，并测试无误后下载到FPGA上，产生CCD驱动，输出结果十分理想。不仅简化了电路设计，提高可靠性，而且提高了研发速度。
参考文献
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［10］赵光兴.CCD检测衍射条纹的数据处理［J］.仪表技术与传感器,2001(4):42-43.
关键词:低功耗设计;电源关断; CPF格式
The Design Implementation Based on Power Shut off Technology
WANG Dian-chao YI Xing-yong Pan Liang
(CEC Huada Electronic Design Co.,Ltd. Beijing 100102,China)
Abstract:The technology of Power Shut Off(PSO) refers to shutting off the power of the module when it dose not work in a period of time, in order to reduce chip power .The CPF format developed by Cadence company was adopted in this paper to define each low power cell and to introduce implementation flow of PSO through an experimental case. The result shows that the chip's static power can be effectively reduced when the PSO technology is used.
Key words: Low power design; Power Shot Off; CPF format
1引言
随着系统芯片(SoC) 采用更先进的制造工艺并集成更多的功能,它所面临的高性能与低功耗的矛盾越来越突出。对于130nm及以下的工艺,芯片的功耗密度越来越高、漏电功耗所占比例越来越大,在90 nm时,静态功耗在总功耗的比例已经接近1/3,如图1所示,所以在芯片的设计过程中,除了对芯片的动态功耗进行优化外,还要对芯片的静态功耗进行有效的优化。
芯片中某些模块在一段时间内不工作时,通过将其供电电源关断,从而达到降低芯片功耗的目的。电源关断(PSO)技术是最有效的降低静态功耗的技术之一。本文通过采用Cadence公司的CPF格式来定义各个低功耗单元,用实例来介绍实现电源关断的过程,并对结果进行了分析。
2 电源关断技术
及CPF格式定义低功耗单元
2.1 电源关断技术简介
如果某一模块在一段时间内不工作,可以关掉它的供电电源。关掉供电电源可以使用设置在模块顶部或底部的Power Switch开关,通常在使用后端工具进行布局布线时加入。断电后,模块进入睡眠模式,其漏电功率很小。唤醒时,为了使模块尽快恢复工作模式,需要保持关电前的状态,保持寄存器(SRPG)可用于记忆状态。 为了使保持寄存器记忆状态,模块的电源关断时,需要常开电源为保持寄存器供电。为了保证在睡眠模式时,下一级的输入不会悬空,设计中需要插入隔离单元(Isolation Cell),提供一个“1”或“0” 的输出,使下一级的输入为确定的逻辑值。综上所述,电源关断设计需要工艺库中提供的低功耗单元包括:包括保持寄存器(SRPG)、隔离单元(ISO)、常开缓冲器(always on buffer)及电源开关(power switch)等低功耗单元。
2.2 CPF格式定义低功耗单元
面临低功耗设计,EDA工具供应商强调整个流程进行优化来实现低功耗自动管理的概念,同时简化设计的复杂性。由Cadence公司开发、Si2(silicon integration initiative)的低功耗联盟(LPC)管理的通用功率格式(CPF,common power format)首先于2005年向行业开放。Synopsys后来联合Mentor和Magma等公司开发了统一功率格式(UPF,unified power format)于2007年2月底作为一项Accellera标准出台。 UPF和CPF命令十分类似,只是各自对应于不同的EDA工具。如图2所示CPF设计流程。
CPF文件允许用户在整个RTL-GDSII设计流程中定义功率设计意图和约束条件,使用Tcl脚本文件,用户可以使用其中的命令完成诸如建立和管理电源域、确定隔离和保持、定义与电源相关的规则和约束条件等等。
3基于电源关断技术的设计实现
3.1设计实例介绍
测试芯片采用了电源关断的低功耗设计技术,芯片中划分了5个独立的电源域,其中PD0为常开电源域,PD1-PD4为可关断电源域,电源域中的寄存器在综合阶段全部替换成了保持寄存器,因此可以在电源重新上电后恢复断电前的数据。芯片的逻辑部分供电电压为1.8V,芯片中包含了一块电源可关断的SRAM模块,如图3所示。
物理实现选用的工艺库为130nm低功耗库,库中包含了电源关断设计所需要的低功耗单元。
3.2芯片的物理设计
相对于普通设计,在物理实现过程中,低功耗设计有一些特殊的步骤,需要在设计过程中加以注意,如加入power switch开关、添加连接常开电源的well tap 单元等等。接下来将对设计实现中的特殊步骤加以介绍。完整的低功耗设计实现流程如下:
3.2.1 添加 Power switch 开关
对需要关断的Power Domain,添加power switch开关,在添加开关时要保证power switch属于所添加的电源区域,同时起始点设置为布线间距的整数倍,否则在布线后插入filler会产生空隙。本次设计中power switch插入的起始点为264,此距离为采用的130nm工艺库中布线间距(0.48)的整数倍。插入power switch脚本如下:
#PD1
addPowerSwitch-column
-powerDomain PD1
-globalSwitchCellName scs8lp_sleep_head_L
-leftOffset 264 -enablePinIn sleep
-enablePinOut sleepout
-enableNetIn instance_core/UNCONNECTED22
-enableNetOut sw_out
-checkerBoard 1
-horizontalPitch 900.0
3.2.2加入well tap单元:
对于常开电源区和可关断电源区,需要添加不同类型的well tap,对于常开电源区,加入普通类型的well tap;但对于可关断电源区,由于电源关断后,仍然有保持寄存器中的一部分逻辑电路在工作,即保存关断前的数值,因此,必须对这部分工作的器件进行阱连接。添加特殊类型的well tap。如图4所示,well tap单元上加有窄的stripe,以保证well tap供电,进而使保持寄存器工作部分的逻辑电路的阱连接。
3.2.3 Buffer tree synthesis for SRPG and ISO cell
对于各个电源区域保持寄存器的控制端,由于受到同一个控制信号的驱动,容易产生信号的延时及max fanout不满足问题,通常对这些端口的信号线进行buffer tree synthesis,进而对信号到达不同寄存器的skew进行平衡。
隔离单元与保持寄存器单元类似,也要对控制信号端进行buffer tree synthesis。
相应的脚本如下:
#SRPG enable signal buffer tree synthesis
selectNet instance_core/n_594
bufferTreeSynthesis -bufList{scs8lp_bufkapwr_1scs8lp_bufkapwr_4}
-maxDelay 300ps
-net instance_core/n_594
-fixedBuf
-fixedNet
# isolation enable signal buffer tree synthesis
selectNetinstance_core/n_8065
bufferTreeSynthesis -bufList {scs8lp_buf_4}
-maxDelay 300ps
-net instance_core/n_8065
-fixedBuf
-fixedNet
在进行buffer tree synthesis 过程中,一定要设置-fixedBuf fixedNet,否则优化过程中,会使常开的buffer被普通buffer替代,致使期望保存或恢复的数值不能正确操作。
3.2.4 Always on pin connected for SRPG
保持寄存器用于受到电源关断的区域,保持寄存器一般包含两级:主级与存储级。主级与本地(可开关)电源轨相连。存储级与常开电源相连,以便用最小的漏电电流保持正常状态,存储级通常使用高阈值电压晶体管。如图5所示130nm工艺库中保持寄存器版图,其中kapwr为常开电源Pin。
保持寄存器的性能与常规寄存器几乎完全一样,不过需要更大的面积和稍高的动态耗电。在正常运行过程中,这些寄存器具有与其他标准寄存器相同的功能,一旦发出保持启动信号,寄存器就进入保持模式,意味着可以关闭电源,处于保持模式时,时钟和重置信号不起作用。
在时钟树综合之前,需要对保持寄存器的常开电源Pin进行连接。布线器会把选中的器件、选中的pin连接到指定的电源stripe上去,脚本如下:
#SRPG virtpwr connected by nanoroute
setNanoRouteMode -routeHonorPowerDomain true
setPGPinUseSignalRoute scs8lp_srsdfrtp_1:kapwr scs8lp_bufkapwr_1:kapwr
scs8lp_bufkapwr_4:kapwr
selectNet VDD1V8
setNanoRouteMode -routeSelectedNetOnly true
globalDetailRoute
setNanoRouteMode -routeSelectedNetOnly false
以上几个步骤为电源关断设计中相对普通设计需要特别注意的地方,布局布线完成后,需要进行详细的DRC/LVS检查。
4芯片的测试结果分析
芯片从Foundry返回后,测试结果表明,芯片可以实现电源关断的操作,重新上电后,可以实现数据的恢复,如图6所示。
对于单个可关断的电源域,动态功耗为:3.04-3.25mA,供电电源关断后,静态功耗为: 189-200nA,从上述结果可以看出,芯片采用电源关断技术,可以有效的降低芯片的静态功耗。对于手持式设备,芯片的静态功耗或待机功耗要求苛刻,对一些认证IP,认证结束后,芯片正常工作状态下,不需要其继续工作,可以考虑采用电源关断技术,关断其供电电源;对于某些特殊的IP或Memory等,也可以同样采用此技术。
5结束语
电源关断技术要求从系统级处了解在哪里增加电源门,怎样及何时去控制这些电源门。同时切断设计的电源必须能节省功耗,因为在断电和加电转换期间的功率纯粹是浪费的。断电和加电要求一定的转换周期,也需要通过仿真来对比电源关断时节省的功率以及加电时耗费的切换功率,同时,也必须权衡考虑为实现此省电技术而需要的芯片面积和关断该设计所导致的任何性能降低。
采用电源关断技术实现芯片设计,要从综合阶段开始,综合过程中插入隔离单元并把普通寄存器替换为保持寄存器。接着,物理实现阶段必须了解顶部/底部(header/footer)开关的特殊电源连接需求,正确的将开关插入各自的电源域中,同时要添加特殊类型的well tap,以保证保持寄存器常开部分逻辑电路的阱连接,在时钟树综合之前,需要对保持寄存器的常开电源Pin进行连接等等。
为确保流片成功,芯片设计要求通过时序和信号完整性分析,来解决开关中额外的IR-drop压降、通过隔离单元的时延和控制信号对噪声的灵敏度问题。等效性检查应包括电源域识别、隔离/电源开关使能的验证以及状态保持的睡眠/唤醒序列检查等等。
基于以上论述,是否采用电源关断设计要经过仔细的分析,准确的评估芯片设计中采用电源关断技术后可以优化静态功耗的比例。同时,物理设计实现过程中,需要特别注意与其他普通设计的区别。
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作者简介
王殿超,北京中电华大电子设计有限责任公司芯片工程部 物理设计工程师;
防潮是粮食储存过程中一项重要内容，对粮食的储存质量有很重要的作用。它直接影响到储备物资的使用寿命和工作可靠性。为保证日常工作的顺利进行，首要问题是加强仓库内温度与湿度的监测工作。但传统的方法是用扦样式玻璃温度计，人工判读等最原始的测温方法，工作量大，难以控制，滞后严重，做好日常的粮情检查工作，可以发现问题，及时处理，以保证储粮的安全。本论文侧重介绍“单片机温度检测系统”的软、硬件设计及相关内容。论文的主要内容包括：采样、LED显示，单片机89C51的开发以及系统应用软件开发等。作为控制系统中的一个典型实验设计，单片机温度检测系统综合运用了单片机技术、模拟电子技术、通信技术、数码显示技术等诸多方面的知识。
2粮仓湿度检测系统硬件设计
粮情测控系统是计算机硬件与软件的结合体，实现了计算机对储粮的检测与预警。系统硬件由控制部分和信号检测部分组成，其中，控制部分包含五个模块：控制器模块、手动按键、显示模块、通信模块和报警模块；信号检测部分包含一个模块：湿度检测模块。
2.1核心单元电路
综合考虑系统的方便性，可靠性，性价比等因素，系统主机芯片采用AT89C51。AT89C51是控制系统常用的单片机，应用在很多领域，利用它完成的报警系统很多。使用AT89C51单片机构成的计算机系统能够实现准确的采样煤气浓度，能够达到题目的设计要求，而且AT89C51单片机相对于其它型号的单片机，更加易于学习和掌握，性能也相对比较好。
2.2检测传感器和检测电路
湿度检测采用的是湿度传感器HS1101。在粮情测控系统中主要是检测室内与室外的湿度，一般一个粮仓有两个湿度检测点，且精度要求不高。
2.3显示电路设计
系统显示模块采用数码管动态显示原理，清晰的显示实时湿度值
3软件设计
整个系统软件设计分为两个部分，作为主控的上位机的软件设计及作为数据采样的单片机终端节点的软件设计。系统采用模块化编程，将各部分功能分别实现，主要的功能子程序有：数据采集、标度变换、线性校正、数制转换、数值显示、发送、接收和部分中断子程序。
4系统调试
本次设计采用的是模块化电路和模块化程序，因此在联调时只需要把各模块进行正确的连接就可以实现仿真，其模块与电路图在前面已经介绍这里只是给出总体调试的效果，把软件调试的.HEX文件烧入其中的AT89C51中就可以运行了。
5结语
关键词：无线电调试工； 分析排故； 信号发生器； 维修调试
中图分类号： TM935.3 文献标识码：A 文章编号：1006-3315（2015）04-159-002
苏州市无线电调试工三级操作技能鉴定主要有模电项目、PLD和单片机应用共三个项目考试，而其中模电项目考核主要包括信号发生器及示波器两个内容。作为模电项目考核的一个重要内容，信号发生器预设故障的熟练排除、信号发生器整机故障的调试以及填写完整的调试记录是教学必备的内容。下面我主要针对实际教学情况，概括信号发生器的原理及方框图，针对它的整机故障特点，整理出信号发生器的排故思路，突出学习的注意事项。有利于提高学生的维修能力，更有利于提高学生的故障分析能力，同时也有利于为教师的教学提供更好的方案。
一、电路原理及方框图
信号发生器也称信号源，有时直接称振荡器，在实际的科研和一线生产环节应用很广。信号发生器的输出波形各不相同，一般可分为：脉冲信号发生器、噪声发生器、正弦信号发生器、函数信号发生器。其中函数信号发生器是能够产生多种波形，如锯齿波、三角波、正弦波、矩形波（含方波）的电路。电路实验以及设备检测等场合中，函数信号发生器用途非常广泛，其体积小、重量轻、使用方便，经常被用作实训室的低频信号源。不同类型的信号发生器的工作原理往往不一样，但主体电路结构却往往很相似，所以我们可以对一些常见的故障及原因进行以下归纳，找出规律。
我校无线电调试工三级考核训练时使用的信号发生器，能输出正弦波、三角波、方波三种波形信号，并能用LED数码显示器显示输出信号的频率和正弦波信号的电压有效值。具体框图如下图1：
1.信号产生电路单元
该电路可产生频率在100Hz～10kHz之间、幅度是0～5V之间可调的低频信号。整机的输出信号有三种选择，分别是三角波、正弦波和方波。
2.AC-DC转换器单元
该电路可将振荡器单元输出的正弦波交流电压变换为直流电压。且转换后的直流电压与原正弦波电压的有效值在数值上相等。
3.数字直流电压表单元
该电路显示直流电压值。这样当输出信号为正弦波时，经AC-DC转换后，直流数字电压表显示的就是输出信号的有效值。对于其它波形，数字电压表显示的数值没有实际意义，只能大致表示信号的大小。这与数字万用表交流电压档一样。
4.数字频率计单元
该电路用于显示输出信号的频率。为了使数字频率计显示值稳定可靠，输入频率计的信号直接取用振荡器的方波信号，使之不受输出信号幅度大小的影响。
5.稳压电源单元
该电路为其它各单元电路提供相应的直流电源。即：为数字频率计单元和直流数字电压表单元提供5V的直流电源电压。为振荡器单元和AC-DC转换器单元提供+12V和-12V两组直流电源电压。
二、整机故障
整机故障是指电路不能实现应有的功能、或技术指标未能到达规定的要求。因整机是由单元电路组成的，所以，整机故障归根到底是单元电路故障。
整机排故的目的不是直接找到故障点，而是将整机故障查实到具体的单元电路中去，再用单元电路排故方法去排除故障。整机故障可以从三个方面反映出来：
1.数字直流电压表显示异常。
2.数字频率计显示异常。
3.输出波形异常。
下面我们就来分析探讨整机故障现象和排故方法。
三、数字式低频信号发生器整机故障分析
1.电源类故障
电源单元是所有其他单元的供电部分，电源单元的任何故障都会引起相应单元的故障，电源不正常，有很多种类，如电压偏高、偏低、电压为零等，可能会引起频率范围偏移、电压幅度偏差、显示器不亮（或亮度异常）、失真大等各类故障。所以当有故障时，对电源输出电压的检查是必不可少的。为了讲解方便，以下各类故障不再将电源单元列入排查范围。本机中，数字频率计和数字电压表使用+5V电压，其他使用±12V电压。通过测量很容易发现电压是否正常。值得注意的是，有时电压不正常不是电源本身有故障，而是其他单元电流太大所引起。可将各部分电源开口点断开，分别进行检测。
2.频率显示器显示异常类故障
（1）数字频率计显示器本身故障。如显示器不亮或缺损部分笔画等。这些故障属数字频率计部分自身故障，与其它单元无关。原因一般是计数器、显示器以及之间的连线出现故障，也有可能是供电问题。
（2）显示数值异常。这类故障有可能是数字频率计本身故障，也可能是信号产生电路的原因。
检查方法是：先检查频率计输入端是否有正常的方波（幅度和频率范围），再判断故障点在哪个单元。可根据整机方框图进行分析。
A若频率计输入端有正常的方波
说明信号产生电路正常，故障在频率计部分。
B若频率计输入端方波不正常
说明信号产生电路一定有问题，待该部分故障排除后，再检查频率计部分是否正常。
3.电压显示异常类故障
（1）数字直流电压表显示器本身故障。同样对于显示器亮度异常、缺笔画、部分显示器不亮等现象，故障点在数字电压表单元本身。
（2）电压数值显示异常。这类故障，应根据整机方框图进行分析。故障点在数字电压表、AC-DC转换器和信号产生电路三个单元的全部或部分。
可通过检查各部分的输入、输出信号的波形或大小，进行故障点的确定。
4.输出信号失真故障
因为信号是直接从信号发生器单元输出的，所以该故障的故障点在信号发生器单元。以后用单元电路排故法可以直接找出故障点。
四、维修报告
调试报告作为考核中的一个重要内容，填写时需要注意以下几个方面：第一，要条理清晰的表达排故思路；第二，故障排除过程要有合理的逻辑关系；第三，要清楚、无歧义的描述故障点，比如三极管哪一极开路、基极和发射极是否短路、集成块第几脚开路等；第四，调试报告书写一定要规范，对于故障点位置判断过程要写出来，接着怎样恢复故障点也要说明清楚，最终显示正常、故障点得以排除等结论性内容均要填写完整。
五、小结
1.整机故障是整机在功能和性能方面出现不正常现象而反映出的故障。
2.因整机是由单元电路组成的，所以整机故障归根到底是单元电路故障。
3.整机排故就是将整机故障查实到具体的单元电路中去，以后再用单元电路排故方法去排除故障。
4.对于本机而言，整机故障，大多数能从两只显示器（频率和电压显示）上反映出来，也有些必须经仪器测量才能发现。
学生若要顺利通过无线电调试工三级考核，良好的分析故障能力和调试维修能力是必不可少的。本文主要介绍了无线电调试工三级技能鉴定时模电项目实训中信号发生器的整机故障分析，对各部分现象展开具体讨论，说明了各种维修方法和思路，旨在将系统的排故方法介绍给大家。实际训练和考核中，可能会出现一些特殊的故障，需要进一步归纳总结。
参考文献：
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